1

Рис. 1. Функциональная схема устройства.

Описание схемы электрической принципиальной

Любой цикл обращения к каналу начинается с посылки сигнала "Сброс", который вызывает очистку регистров Д15-Д19 (ИР 23) и триггера Д9 (ТМ 7).

После этого на входах ДА0 - ДА15 устанавливают адрес регистра, к которому осуществляется обращение, а ЦП вырабатывает сигнал "ВУ". Если общая часть адреса соответствует поданной на дешифратор, состоящий из элементов Д 4.1 - Д 4.6 (ЛН 1); Д12, Д13 (ЛА 2) и Д14 (ЛЕ1), то на выходе Д14 будет "1". Эта "1" подается на схему выбора регистра Д 6.1 - Д 8.3 (ЛА 3), где при наличии сигналов "ввод" или "вывод" генерируется сигнал "СИП", который подается в ЭВМ, а также сигналы управления регистрами (23-27), которые запоминаются в триггере Д9 (ТМ 7).

По сигналу "СИП" из ЭВМ начинается передача информации, если 27 - "1", 25 - "0", иначе прием информации из одного регистра чтения. Регистру с адресом 160 076 соответствуют сигналы 23 - "1", 24 - "0", а с адресом 160 100 - 24 - "1", 23 - "0".

Выбор элементной базы и характеристики микросхем

В курсовой работе по возможности использованы микросхемы серии К 555, у которых вместо многоэлементного транзистора на входе используется матрица диодов Шотке.

Введение этих диодов исключает накопление лишних базовых зарядов, увеличивающих время выключения транзистора, и обеспечивает стабильность времени переключения транзистора в диапазоне температур.

Кроме того, в схеме используется несколько микросхем серии К 155.

Основные параметры микросхемы ТТЛ К 555:

tзгр=10 нс; Рнот=2 мВт; Энд=20.

Нагрузка: Сн=15 нФ; Рном=2 кОм; Кветв.=10.

Логические элементы, используемые в устройстве пользователя реализованы на следующих микросхемах:

а) ЛЕ 1 выполняет логическую операцию "ИЛИ - НЕ".

б) ЛА 2, ЛА 3 - выполняют логическую функцию "И" с несколькими входами.

в) ЛН1 представляет собой инвертор, снабженный двухтактным входным каскадом, выполняющий операцию "НЕТ".

В качестве элемента задержки использован Д-триггер, воспользовавшись микросхемой ТМ 7, содержащей две пары Д-триггеров.

Регистры выполнены на микросхемах ИР 23.

Микросхема ИП 2 - 8-разрядная схема контроля четности и нечетности суммы единиц входного слова с целью выявления ошибок при передаче данных. Имеются два входа разрешения: четный ЕЕ и нечетный ОЕ. Они должны получать разноуровневые логические сигналы. Основные параметры микросхемы:

Основные параметры ЛА 2:

Микросхема ЛН 1 содержит 6 инверторов и имеет двухконтактный выходной каскад. Ее основные параметры:

.

Временная диаграмма цикла “ВВОД”

Направление передачи при выполнении операций обмена данными определяется по отношению к активному устройству . При выполнении цикла ВВОД данные передаются от пассивного устройства к активному .

Временные диаграммы приведены на рисунке 2.1 и 2.2 для активного и пассивного устройств соответственно.

АД 1,2 АД 2,1

ОБМ1 ОБМ 2

ДЧТ 1 ДЧТ 2

ОТВ 2 ОТВ 1