ВВЕДЕНИЕ

В данном курсовом проекте разрабатывается многопроцессорная вычислительная система (МВС) ориентированная на физическую архитектуру систем с Общей Шиной, в частности на системы с глобальной памятью.

Применение разрабатываемой МВС возможно как для проведения научных исследований, решения научно-технических задач, отличающихся большой трудоемкостью и сложностью вычислений так и для задействования данной МВС в контуре управления объектами систем реального времени (СРВ).

Увеличение скорости обработки информации достигается за счет одновременного использования нескольких процессорных модулей, то есть распараллеливания процесса вычислений. При этом подразумевается обмен информацией между процессорами через глобальную память с использованием системы прерываний.

1 Разработка архитектуры, функционирование МВС

1.1 Разработка архитектуры МВС

Проектируемая МВС строится из отдельных процессорных модулей, обмен информации между процессорами основан на применении системы прерываний; доступ отдельных процессоров к общему ресурсу (системной магистрали) управляется централизованным арбитром доступа с абсолютным географическим приоритетом процессорных модулей, что предполагает сосредоточение всех необходимых цепей управления в данном устройстве; обработка ввода/вывода информацией через внешние устройства осуществляется через централизованный контроллер прерываний, путем обработки выставляемого внешними устройствами вектора прерывания, который представляет собой адрес подпрограммы обработки данного события.

На функциональном уровне основные характеристики проектируемой МВС, а именно:

G – характеристика, описывающая коммутацию компонент системы, (grod)

M – характеристика, описывающая организацию памяти системы, (memory)

показаны с использованием графического языка описания вычислительных систем MSBI(Master Slave Bus Interface), результат представлен на Рис. 1.1.

В состав процессорного модуля входят локальная память размером 1М, процессорный элемент, блок контроля, коммутатор, внутренний автомат арбитра доступа к ОР.

МВС содержит 8 процессорных модулей и 1 системную магистраль, к которой подключен банк глобальной памяти, емкостью 12 М.

Каждый процессорный элемент модет обращаться как к собственному банку локальной памяти, так и к общему банку глобальной памяти. Очевидно, что глобальная память является в описываемой МВС общим ресурсом, то есть при одновременной попытке обращения нескольких процессорных элементов к ГП может возникнуть конфликт доступа к общему ресурсу (так называемые критические участки). Для решения данной проблемы на аппаратном уровне в проектируемой МВС предусмотрено применение централизованого арбитра доступа к СМ, с абсолютным географическим приоритетом процессорных модулей, что однозначно решает проблему надежного функционирования МВС в критических участках. Подробное описание механизма взаимодействия процессорного элемента и арбитра доступа к ОР приведено в Разделе 2. Разаработка аппаратных средств.

Наряду с подключение банка глобальной памяти к СМ, предусмотрено подключение 24 устройств Ввода/Вывода к СМ, основное назначение которых – производить обмен информацией между процессорными модулями и пользователями данной ВС.

Обмен информацией иницируется либо Внешним Устройством через централизованный контроллер прерываний, при этом необходимо отметить, что каждый ПЭ может получить доступ для обмена с ВУ с помощью механизма прерываний либо обмен информацией инициируется процессорным элементом, при этом процессор в программном режиме может обратиться к любому ВУ, подключенному к СМ. Как достоинство такого решения следует отметить расширение возможностей процессорного элемента по передаче данных, как недостаток – это увеличение времени доступа к ВУ, так как требуется дополнительное время на арбитраж доступа к СМ.

1.2 Функционирование МВС

МВС функционирует под управлением многозадачной ОС, построенной по принципу Ведущий-Ведомый (Master-Slave). При этом одиниз процессоров системы определяется как ведущий, а остальные – как ведомые. Ведущий процессор согласует работу и взаимодействие ведомых процессоров.

Ядро ОС храниться в глобальной памяти, поэтому в случае выхода из строя ведущего процессора либо при необходимости организации на данном процессоре решения автономной (самостоятельной) задачи, его функции может взять на себя любой другой процессорный элемент системы, загрузив в свою локальную память часть основного кода из ядра ОС.

Синхронизация обмена информацией и взаимодействие задач на программном уровне производиться с помощью механизма мониторов и семафоров, при этом предполагается, что все данные, с которыми работает процессор в данной задаче должны быть перенесены из глобальной памяти в локальную память данного процессора с целью уменьшения времени доступа к ним.

2 Разработка аппаратных средств

МВС выполняется из отдельных процессорных модулей, подключенных к СМ. К СМ подключен также банк глобальной памяти и ВУ Ввода/Вывода. Диаграмма распределение памяти адресного пространства представлена на Рис. 2.1.

ЛП 1М

ГП 12М

Рисунок 2.1 – Диаграмма распределения памяти

Младшие 1М адресного пространства каждого процесора выделяются под локальную память. Старшие 12М выделяются под глобальную память и являются общими для всех процессоров. В связи с этим возможно возникновение конфликта доступа к общему ресурсу. Для решения данной проблемы применяется схема централизованного арбитра доступа к общему ресурсу. В частности в каждый процессорный модуль входит схема блока коммутации адресов, которая предназначена для определения адреса, выставляемого ПЭ (см ИАЛЦ 462631 001.Э2 МВС. Схема электрическая функциональная). Если в регистр адреса ПЭ поступает адрес, то блок коммутации анализирует 4 старших разряда адреса. Если хотя бы в одном разряде присутствует 1, то очевидно, что обращение идет к банку глобальной памяти.

В таком случае вырабатывается сигнал ТПДП – требование прямого доступа к глобальной памяти, который через интерфейс арбитра (внутренний автомат) поступает на Централизованный Арбитр Доступа (ЦАД), как сигнал ТШ (требование шины). Если шина свободна, то ЦАД вырабатывает сигнал РШ (разрешение шины), который преобразуется интерфейсом арбитра в ППДП и процессор подключается к глобальной шине для операций Чтения/Записи.

Контроль работы процессорного модуля осуществляется блоком контроля (БК). Реализован метод контроля с аппаратным сравнением эталонов. Функциональная схема блока контроля со схемой сравнения кодов представлена на рис.2.2.

Хочется отметить ту особенность, что в данной схеме скорректирован недостаток простейшего блока контроля, работающего по методу сравнения контрольных и эталонных слов – снижение бысродействия за счет большого распада команд, но за счет усложнения аппаратуры.

ЛШ

БФСК БРК БРКС БРЭС