Содержание

1.Введение

2. Кратка справка процессоров Intel

3. Intel Pentium I, MMX, PRO

4. Intel Pentium II

5. Intel Pentium III

6.Intel Pentium 4 с технологией Hyper-Threading и новейший Intel Pentium 4 Extreme Edition

7. Два слова о Pentium V

8. Заключение

9.Список ресурсов

1.Введение

В данном реферате кратко описывается линейка процессоров фирмы Intel. Анализируется модельный ряд, начиная с процессоров Intel Pentium I заканчивая самым новым процессором - Intel Pentium 4 Extreme Edition с технологией Hyper-Threading , совсем “древние” процессоры (Intel386, Intel486) фирмы Intel рассматриваться не будут, так же небудут описаны процессоры

Анализ будет полный по основным аспектам технических решений, тонкости затронуты не будут. Будут описаны: минимальная и максимальная тактовая частота, минимальный литографический размер (МЛР), набор микросхем (chipset), набор команд, частота ядра, КЭШ-память, оперативная память, частота поддерживаемой системной шины, типы корпусов, технологии связанные с процессорами и т.д.

2. Кратка справка процессоров Intel

Процессор Pentium фирмы Intel объединяет в себе высокую производительность с гибкостью и совместимостью, характеризующими платформу персонального компьютера. В настоящее время процессор Pentium является основой большинства продаваемых ПК и обеспечивает широкие возможности для работы с новым поколением мультимедийного программного обеспечения и Internet. Это способствует созданию новейшего программного обеспечения с мощной реалистичной графикой и возможностью воспроизведения полноэкранного видео. Процессоры Pentium расширяют диапазон микропроцессоров архитектуры Intel до новых вершин, создавая новую область возможностей для компьютерных систем сегодня и в будущем.

3. Intel Pentium I, MMX, PRO

Intel Pentium I

Выпущен в 1993 г. Разрядность шины адреса – 32 бита, таким образом, максимальный размер адресуемой памяти равен 4 Гб. Разрядность шины данных – 64 бита.

Процессоры семейства Pentium I производятся с использованием полупроводниковой технологии и имеют размер элемента разрешения меньше микрона. Процессоры Pentium 75МГц, 90МГц, 100МГц и 120МГц выполнены по 0.6-микронной 3.3V технологии, а процессоры Pentium 120МГц, 133МГц, 150МГц, 166МГц и 200МГц - по 0.35-микронной 3.3V технологии.

Процессоры Pentium I включают в себя:

Суперскалярная архитектура – два параллельно работающих конвейера обработки позволяют одновременно обрабатывать до двух инструкций за такт. Конвейеры носят названия U и V. U-конвейер (U-pipeline) – это АЛУ с полным набором инструкций, он может исполнять все целочисленные инструкции и инструкции с плавающей точкой. V-конвейер (V-pipeline) – АЛУ с ограниченным набором инструкций, может исполнять только простые (выполняемые за один такт – MOV, INC, DEC и т.п.) инструкции – черты RISC-архитектуры.

На кристалле интегрирован ассоциативный кэш первого уровня – L1 размером 16К, который включает в себя раздельные кэши команд и данных (по 8К для команд и для данных). Кэш может быть сконфигурирован как WT (write-trough) – со сквозной записью либо с обратной записью –WB (write-back). Вкратце алгоритм работы WT и WB выглядят так: при сквозной записи (write-through) каждая операция записи одновременно выполняется и в строку кэша, и в ОЗУ. При этом, ЦП при каждой операции записи вынужден ждать окончания относительно долгой записи в ОЗУ. Алгоритм WB (обратная запись) позволяет уменьшить количество операций записи на шине основной памяти. Если блок памяти, в который должна производиться запись отображён и в кэше, то физическая запись сначала будет воспроизведена в эту действительную строку кэша, и она будет отмечена как грязная (dirty) или модифицированная, т.е. требующая выгрузки в ОЗУ. Только после этой выгрузки строка станет чистой (clean) и её можно будет использвать для кэширования других блоков без потери целостности данных. В ОЗУ данные переписываются только целой строкой.

Каждый из кэшей включает в себя строки длиной 32 байта и содержит буфер TLB – буфер преобразования линейных адресов в физические. Кэш поддерживает протокол MESI, названный по определяемым им состояниям: Modified, Exclusive, Shared и Invalid.

M-state – строка присутствует только в одном кэше и она модифицирована. Доступ к этой строке возможен без регенерации внешнего цикла (по отношению к локальной шине).

E-state - строка присутствует только в одном кэше, но она не модифицирована. Доступ к этой строке возможен без регенерации внешнего цикла. При записи в неё она перейдёт в состояние “M”.

S-state – строка может присутствовать в нескольких кэшах. Её чтение возможно без регенерации внешнего цикла, а запись в неё должна сопровождаться сквозной записью в ОЗУ, что повлечёт за собой аннулирование соответствующих строк в других кэшах.

I-state – строка отсутствуует в кэше, её чтение может привести к генерации цикла заполнения строки. Запись в неё будет сквозной и выйдет на внешнюю шину.

Процессор имеет встроенный усовершенствованный блок вычисления с плавающей точкой. Быстрые алгоритмы полностью переработанного со времён 487-сопроцессоров FPU обеспечивают более чем десятикратное увеличение скорости при работе с основными операциями, включающими ADD, MUL, LOAD и т.п. по сравнению с 487. Конвейерная организация позволяет обрабатывать две целочисленные операции и одну (а при определённых условиях и две) операцию с плавающей точкой за такт.

Применена технология динамического предсказания ветвлений, для этого введены два буфера предвыборки.

Введена возможность оперирования страницами размером 4 Мб в режиме страничной переадресации.

Введено расширение архитектуры (относительно базовой архитектуры 32-х разрядных МП) – добавлены новые регистры и команды. Сюда входит, например, инструкция CPUID, позволяющая в любой момент времени получить сведения о классе, модели и архитектурных особенностях данного ЦП. К расширению также относятся и регистры, специфические для модели, их можно разделить на 3 группы:

· тестовые регистры TR1 .TR12. Они позволяют управлять большинством функциональных узлов ЦП, обеспечивая возможность тестирования их работоспособности: с помощью битов регистра TR12 можно запретить новые архитектурные свойства (предскизиние и трассировку ветвлений, параллельное выполнение инструкций), а также работу кэша L1.

· средства мониторинга произволительности . Сюда входят таймер реального времени (TSC) – 64 битный счётчик, работающий на инкремент с каждым тактом ядра ЦП, для его чтения предназначена команда RDTSC; счётчики событий CTR0 и CTR1 – оба разрядностью 40 бит, программируются на подсчёт событий различных классов, связанных с шинными операциями, исполнением инструкций, работой конвейеров, кэша и т.п.